Verilog Full Adder Code
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
//////////////////////////////////////////////////////////////////////////////////
module FA(
input A,
input B,
input Cin,
output Cout,
output S
);
assign {Cout,S} = A+B+Cin;
endmodule
'Study' 카테고리의 다른 글
| Verilog Half Adder Constraints File (0) | 2019.05.26 |
|---|---|
| Verilog Dsp7Seg.v Code (0) | 2019.05.26 |
| Verilog Half Adder Code (0) | 2019.05.26 |
| Verilog Add 4 Bit Code (0) | 2019.05.26 |
| Verilog Lab_4_Bit_Adder Code (0) | 2019.05.26 |